FX2LP_CDC_CLRFIFO_CLK_not_2025_08_15
2025/08/15 周五18:05:57 
1.新增，在收到对端点进行Clear Feature时，复位对应端点的FIFO
2.取消端点6的“零长度”数据包的传输功能

FX2LP_CDC_CLRFIFO_CLK_not_2025_07_24
2025/07/24 周四17:46:13 
1.修改FIFO位宽为8，多出8个IO
2.增加IO模拟的SPI接口，与FPGA通信

FX2LP_CDC_CLRFIFO_CLK_Phase180_2025_07_17_B.zip
2025/07/17 周四17:39:35 
1.成功添加代码，将端点0接收的数据使用IO模拟UART发送出来（波特率不稳定）
2.由于只有一个IO，模拟UART方案的波特率不稳定无法使用，因此下一版将GPIF由16位宽修改为8位宽，
   8位宽理论计算带宽48M*8=384Mb，USB HS理论带宽为480Mb，384Mb实际应该也够用了

FX2LP_CDC_CLRFIFO_CLK_Phase180_2025_07_17_A.zip
2025/07/17 周四11:05:38 
1.成功修改CDC所有的设备描述符
2.开启EP4作为中断端点，EP2作为OUT，EP6作为IN
3.已经支持连接到“串口调试助手”，并进行数据收发（测试通过）
4.下一步，预计使用GPIO模拟的SPI接口，将端点0中配置串口的指令下传到FPGA


FX2LP firmware_CLRFIFO_CLK_not_2025_07_15
2025/07/15 周二16:59:42 
1.勾选了Project-Compoonents,Environment and Books中的Folders/Extensions页面下的Use settings from TOOLS.INI”，可以编译成功


