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    <title>芯路恒电子技术论坛 - 智多晶</title>
    <link>https://fpga.cn/forum.php?mod=forumdisplay&amp;fid=113</link>
    <description>Latest 20 threads of 智多晶</description>
    <copyright>Copyright(C) 芯路恒电子技术论坛</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Mon, 13 Jul 2026 05:20:12 +0000</lastBuildDate>
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      <title>芯路恒电子技术论坛</title>
      <link>https://fpga.cn/</link>
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    <item>
      <title>【AC201-SA5Z50D0】I2C读写EEPROM</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30281</link>
      <description><![CDATA[功能说明

通过IO模拟I2C读写EEPROM，串口打印结果，成功将会打印Write EEPROM successful !!!，失败打印Write EEPROM failed !!!]]></description>
      <category>智多晶</category>
      <author>ME_me</author>
      <pubDate>Thu, 05 Feb 2026 07:04:34 +0000</pubDate>
    </item>
    <item>
      <title>【AC201-SA5Z50D0】相关例程和文档</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30137</link>
      <description><![CDATA[]]></description>
      <category>智多晶</category>
      <author>ME_me</author>
      <pubDate>Tue, 15 Jul 2025 02:23:30 +0000</pubDate>
    </item>
    <item>
      <title>求助智多晶SA5Z50D0用于做AD7606采集+以太网上传设计</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29880</link>
      <description><![CDATA[我们准备用：智多晶SA5Z50D0核心板（买小梅哥的），用于做AD7606数据采集，数据暂存SDRAM，然后通过以太网接口，将数据上传到服务器。
现在这个AD7606采集、DDR3存储器、以太网都有一些DEMO程序，不过还是整体调不通，现在求救，有没有高手，能够帮我们做一下？
事情 ...]]></description>
      <category>智多晶</category>
      <author>excpu</author>
      <pubDate>Wed, 22 Jan 2025 10:28:38 +0000</pubDate>
    </item>
    <item>
      <title>【智多晶SA5Z FPGA BSP SDK】支持 FreeRTOS，重构驱动与多种组件</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29755</link>
      <description><![CDATA[开发背景：
- 因为项目使用到了这款 SA5Z  FPGA，使用下来发现硬核部分的 SDK 还不够完善，需要自己开发功能。
- 在使用中针对 SDK 做了优化和功能组件的添加，后将业务逻辑删除，对基础组建整理做了一个开源 SDK。
- 希望对后面使用改芯片的小伙伴有一些帮助，搭建一个 ...]]></description>
      <category>智多晶</category>
      <author>Joris-Lee</author>
      <pubDate>Fri, 13 Sep 2024 09:00:04 +0000</pubDate>
    </item>
    <item>
      <title>[智多晶AC201-SA5Z]基于AC201的音频回环（8388）</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29680</link>
      <description><![CDATA[]]></description>
      <category>智多晶</category>
      <author>ME_me</author>
      <pubDate>Wed, 15 May 2024 10:25:11 +0000</pubDate>
    </item>
    <item>
      <title>【智多晶SA50K FPGA开发流程】基于Verilog的4位流水灯实验【AC201-SA5Z50D0】</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29653</link>
      <description><![CDATA[附件为本节内容最终得到的工程文件，针对三个型号开发板分别提供，供大家参考。






1、打开HQFPGA软件

在D:\\hqv3_xist_3.0.4_FT032324_win64\\build\\win_x64\\hqui下双击“hqui.exe”文件以打开HQFPGA集成开发环境。



当然，大家也可以选中后右键选中发送到桌面快捷 ...]]></description>
      <category>智多晶</category>
      <author>admin</author>
      <pubDate>Sat, 30 Mar 2024 02:38:19 +0000</pubDate>
    </item>
    <item>
      <title>智多晶50K逻辑单元带Cortex-M33硬核CPU的SOC FPGA开发流程</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29652</link>
      <description><![CDATA[智多晶的Seal5000系列全新FPGA器件SA5Z-50-D0-U324是西安智多晶新发布的一款集成了50K 可编程逻辑资源，DDR3硬核控制器，以及高性能Cortex-M33硬核CPU的全新SOC FPGA器件。该芯片拥有54.272K 逻辑资源，2394Kbits嵌入式块RAM资源，是实现数据处理，工业控制应用极为适合 ...]]></description>
      <category>智多晶</category>
      <author>admin</author>
      <pubDate>Sat, 30 Mar 2024 01:49:36 +0000</pubDate>
    </item>
    <item>
      <title>智多晶带M33 硬核CPU的带50K 逻辑资源的FPGA核心板开发板用户手册（ID：29651）【AC201-SA5Z50D0】</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29651</link>
      <description><![CDATA[核心板原理图：

评估底板原理图：

原理图库和PCB库：（AD+Cadence）


引脚信息表：
（三楼放有引脚信息内容，方便用户无需下载，可以在本页面直接查询）

开发软件：HqFpga V3.0.4：
下载地址：http://211.157.136.83/hqfpga_xist/under_development/hq_xist_2.14.5_ ...]]></description>
      <category>智多晶</category>
      <author>admin</author>
      <pubDate>Fri, 29 Mar 2024 03:43:19 +0000</pubDate>
    </item>
    <item>
      <title>请问小梅哥有没有移植 rt-thread到 智多晶开发板的打算</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29482</link>
      <description><![CDATA[我本来试图把 rt-thread移植到上去但是发现它的时钟系统不知道怎能弄的 没有理解透彻 卡住了。]]></description>
      <category>智多晶</category>
      <author>jw__liu</author>
      <pubDate>Mon, 18 Sep 2023 06:27:20 +0000</pubDate>
    </item>
    <item>
      <title>最新版的hqui开发环境，AHB怎样配置？</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29465</link>
      <description><![CDATA[[md]请问，使用最新版的hqui开发环境，AHB怎样配置？
[/md]]]></description>
      <category>智多晶</category>
      <author>devin</author>
      <pubDate>Wed, 13 Sep 2023 07:56:21 +0000</pubDate>
    </item>
    <item>
      <title>jlink 在智多晶模块AC208上如何用</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29464</link>
      <description><![CDATA[[md]请教一下，我使用arm仿真机jlink，不知该如何连接到智多晶AC208开发板上？
[/md]]]></description>
      <category>智多晶</category>
      <author>张建福</author>
      <pubDate>Tue, 12 Sep 2023 06:06:32 +0000</pubDate>
    </item>
    <item>
      <title>PLL_CM3例程报错问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29431</link>
      <description><![CDATA[[md]使用例程上的PLL_CM3，为什么说我的例程中报错，显示CM3的引脚PLL_OUT正常情况下被禁用

!(data/attachment/forum/202308/14/154323qtizeaulmlufzjt8.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/300 \&quot;image.png\&quot;)

!(data/attachment/forum/202308/14/1544 ...]]></description>
      <category>智多晶</category>
      <author>xhz</author>
      <pubDate>Mon, 14 Aug 2023 07:44:50 +0000</pubDate>
    </item>
    <item>
      <title>【智多晶FPGA-054】实验十三 基于AD7606的多通道简易示波器</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29251</link>
      <description><![CDATA[实验简介

本次设计将会使用到独立模块ACM7606，该模块通过开发板上40pin拓展接口连接，支持8通道电压数据采集。ADC采集的数据将会存储至RAM中，最终在LCD绘制出数据波形图。用户可以通过触摸屏中的按键设置不同的触发模式、采样频率、采样通道、触发电压等。


工程效 ...]]></description>
      <category>智多晶</category>
      <author>ME_me</author>
      <pubDate>Tue, 14 Mar 2023 03:59:05 +0000</pubDate>
    </item>
    <item>
      <title>【智多晶FPGA-013】大幅提升FLASH中程序上电加载时间</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29235</link>
      <description><![CDATA[特别说明
新版的烧录软件已经可以在烧录界面直接使用bit文件烧录FLASH，并且在烧录界面直接配置DCLK的频率了，所以本帖内容和方法在最新版的软件中依旧支持，只不过属于比较笨的方法，过时的方法。大家直接用新的方法操作即可。新方法的具体操作步骤，不了解的可以直接 ...]]></description>
      <category>智多晶</category>
      <author>ME_me</author>
      <pubDate>Wed, 08 Feb 2023 05:52:40 +0000</pubDate>
    </item>
    <item>
      <title>可直接应用在_SA5Z30D1的CM3-DDR2_cache</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29206</link>
      <description><![CDATA[[md]声明

此源码版权为“上海德光电子有限公司”所有，可以复制、修改，应用于任何目的，但必须注明出处“上海德光电子有限公司”。

这是一个Cortex M3 AHB_Lite 和 DDR2 IP之间的Cache，已经在小梅哥“AC208-SA5Z”开发板上运行测试过，最高工作频率为187MHz（DDR2  ...]]></description>
      <category>智多晶</category>
      <author>dubangshen</author>
      <pubDate>Mon, 31 Oct 2022 06:51:18 +0000</pubDate>
    </item>
    <item>
      <title>【智多晶FPGA】基于智多晶SoC FPGA的AC201-SA5Z30D1开发板资料</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29172</link>
      <description><![CDATA[本帖资料为基于AC601封装的智多晶SOC FPGA核心板（AC601-SA5Z）和AC201底板构成的开发板（型号为AC201-SA5Z30D1），如下图所示，请大家下载和使用资料前注意核对。不要和基于608封装的AC208-SA5Z30D1开发板搞混了。







：芯路恒小梅哥开发的千兆UDP回环案例
：智多 ...]]></description>
      <category>智多晶</category>
      <author>admin</author>
      <pubDate>Sun, 18 Sep 2022 11:23:24 +0000</pubDate>
    </item>
    <item>
      <title>国产SoC FPGA智多晶AC601-SA5Z核心板资料（ID：29115）</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29115</link>
      <description><![CDATA[【核心板资料】




【评估底板资料】

【智多晶FPGA】基于智多晶SoC FPGA的AC208-601SA5Z开发板资料
http://www.corecourse.cn/forum.php?mod=viewthread&amp;tid=29172


【教程资料】

【开发板使用】【AC208-SA5Z】智多晶FPGA产品使用自助服务手册
http://www.coreco ...]]></description>
      <category>智多晶</category>
      <author>admin</author>
      <pubDate>Mon, 29 Aug 2022 07:17:33 +0000</pubDate>
    </item>
    <item>
      <title>【智多晶FPGA-053】实验十二 板载PLL芯片MS5351原理与应用</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29108</link>
      <description><![CDATA[实验简介

本实验将使用I2C驱动AC208核心板上的PLL芯片MS5351M，并将该芯片输出的时钟频率给FPGA侧使用。实验中用到的 ClockBuilder软件可以通过官网链接进行下载www.silabs.com/ClockBuilder 


实验教材：

实验例程：
AC208-SA5Z：

AC208：



更多智多晶FPGA相关资 ...]]></description>
      <category>智多晶</category>
      <author>ME_me</author>
      <pubDate>Wed, 17 Aug 2022 08:03:44 +0000</pubDate>
    </item>
    <item>
      <title>【智多晶FPGA-052】实验十一 基于W5500的以太网通信实验</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29101</link>
      <description><![CDATA[实验简介

本实验将使用硬件SPI和IO模拟SPI两种方式驱动AC208开发板上网口实现TCP服务器、TCP客户端和UDP功能。






更多智多晶FPGA相关资料，请查看下述汇总贴
【智多晶FPGA-001】小梅哥智多晶FPGA产品使用自助服务手册

 ...]]></description>
      <category>智多晶</category>
      <author>ME_me</author>
      <pubDate>Wed, 10 Aug 2022 02:43:52 +0000</pubDate>
    </item>
    <item>
      <title>【智多晶FPGA-043】实验二PLL锁相环实验</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29097</link>
      <description><![CDATA[实验简介

实验将介绍PLL IP核的使用以及Cortex-M3的时钟结构，并将PLL输出的时作为Cortex-M3的时钟源。

实验教材

AC208-SA5Z案例源码


AC208案例源码


更多智多晶FPGA相关资料，请查看下述汇总贴
【智多晶FPGA-001】小梅哥智多晶FPGA产品使用自助服务手册



 ...]]></description>
      <category>智多晶</category>
      <author>ME_me</author>
      <pubDate>Thu, 04 Aug 2022 09:44:11 +0000</pubDate>
    </item>
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