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    <title>芯路恒电子技术论坛 - ACZ7015开发板</title>
    <link>https://fpga.cn/forum.php?mod=forumdisplay&amp;fid=148</link>
    <description>Latest 20 threads of ACZ7015开发板</description>
    <copyright>Copyright(C) 芯路恒电子技术论坛</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Tue, 26 May 2026 20:20:37 +0000</lastBuildDate>
    <ttl>60</ttl>
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      <title>芯路恒电子技术论坛</title>
      <link>https://fpga.cn/</link>
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    <item>
      <title>为啥FPGA实现RGMII的接收时候，明明PHY输出的就是中心对齐的，还要在内部用MMCM/pll调节时钟相位</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30445</link>
      <description><![CDATA[PHY只保证在FPGA管脚处，数据和时钟是中心对齐的。
但在FPGA里，这个时钟不会直接在IO处用来采样，而是必须进入全局时钟树，再去驱动MAC或用户逻辑。这样一来：
[*]时钟路径：Pad → IBUF → BUFG → 内部逻辑
[*]数据路径：Pad → IOB → 内部逻辑
两条路径结构不同， ...]]></description>
      <category>ACZ7015开发板</category>
      <author>admin</author>
      <pubDate>Fri, 10 Apr 2026 14:21:21 +0000</pubDate>
    </item>
    <item>
      <title>ZYNQ芯片相关官方文档</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30267</link>
      <description><![CDATA[DS190, Zynq®-7000 SoC Overview
DS187, Zynq-7000 SoC (Z-7007S, Z-7012S, Z-7014S, Z-7010, Z-7015, and Z-7020): DC and AC Switching Characteristics 
DS191, Zynq-7000 SoC (Z-7030, Z-7035, Z-7045, and Z-7100)C and AC Switching Characteristics
DS176, Zy ...]]></description>
      <category>ACZ7015开发板</category>
      <author>admin</author>
      <pubDate>Sun, 11 Jan 2026 09:44:37 +0000</pubDate>
    </item>
    <item>
      <title>ACZ709型ZYNQ 7035开发板资料（SDI、FMC-HPC）</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30264</link>
      <description><![CDATA[开发板底板原理图：




开发板核心板原理图：





更多工程资料，由于资料体积过大，请前往百度网盘下载

小梅哥ACZ709型ZYNQ开发板资料
链接: https://pan.baidu.com/s/16F_jXhWc1X4xqOEuQyZUVw?pwd=z709 提取码: z709 


 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>admin</author>
      <pubDate>Sun, 04 Jan 2026 08:21:29 +0000</pubDate>
    </item>
    <item>
      <title>面临需要修改PLL输出时钟的情况</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30262</link>
      <description><![CDATA[在verilog设计中，我们常常会面临需要修改PLL输出时钟的情况，一旦进行修改，便需要重新编译等待较长时间。而clock wizard核是支持动态重配置的，因此，只需结合xilinx提供的JTAG to AXI Master核，便能够使用JTAG，通过AXI4接口去动态重配置clock wizard，进而实现无需 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>hao520</author>
      <pubDate>Mon, 29 Dec 2025 09:41:21 +0000</pubDate>
    </item>
    <item>
      <title>【7015】关于uboot、系统镜像</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30237</link>
      <description><![CDATA[有没有烧进SD卡的系统镜像、镜像编译前的源码

有没有开发板对应的BOOT.bin文件、uboot等编译成BOOT.bin前的源码]]></description>
      <category>ACZ7015开发板</category>
      <author>corecoursext</author>
      <pubDate>Tue, 02 Dec 2025 09:52:22 +0000</pubDate>
    </item>
    <item>
      <title>新人报道</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30200</link>
      <description><![CDATA[新人报道新人报道新人报道新人报道新人报道新人报道]]></description>
      <category>ACZ7015开发板</category>
      <author>hao520</author>
      <pubDate>Fri, 17 Oct 2025 15:05:37 +0000</pubDate>
    </item>
    <item>
      <title>【开发板使用】【AC920】Zynq开发板用户自助服务手册</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30157</link>
      <description><![CDATA[离线进入的用户请先点击下方“刷新页面”来重新打开本页面的最新内容

刷新本页面




产品介绍和资料下载
AC920 型 Zynq MPSOC FPGA 开发板资料下载


开发板购买链接
https://item.taobao.com/item.htm?ft=t&amp;id=961343152724


核心板和底板原理图

核心板原理图：


 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>tb一下</author>
      <pubDate>Wed, 13 Aug 2025 06:15:02 +0000</pubDate>
    </item>
    <item>
      <title>AC920 型 Zynq MPSOC FPGA 开发板资料下载</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30156</link>
      <description><![CDATA[一、资料链接

AC920型Zynq FPGA开发板全部配套资料 百度网盘下载链接

https://pan.baidu.com/s/5cWy8Bt6HvcT748VQqI1ZyQ

如果链接失效了，请及时联系我们告知，我们会第一时间更新链接。

------------------------------------------------------

AC920开发板购买 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>tb一下</author>
      <pubDate>Wed, 13 Aug 2025 05:54:00 +0000</pubDate>
    </item>
    <item>
      <title>进行以太网环回测试的时候并不能接收到fpga发回来的数据</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30124</link>
      <description><![CDATA[进行以太网环回测试的时候并不能接收到FPGA发回来的数据，静态ip绑定完毕没有问题，防火墙也关了。]]></description>
      <category>ACZ7015开发板</category>
      <author>FPGA-mg</author>
      <pubDate>Tue, 24 Jun 2025 09:52:55 +0000</pubDate>
    </item>
    <item>
      <title>一些疑问点：基于DDR3的串口传图帧缓存系统设计实现(HDMI和TFT显示)</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30112</link>
      <description><![CDATA[我看工程源码里是同时对DDR进行读写的，那么由于串口发送速率较慢，图像数据还未写入对应地址，该地址就已经被读取了，此时读取并传输到屏幕显示的数据是什么？是否因为同时读写，才导致图像的“第一帧”是呈现一种刷新显示的形式。

以及教程中HDMI显示屏幕一开始是黑 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>skding</author>
      <pubDate>Tue, 10 Jun 2025 13:12:29 +0000</pubDate>
    </item>
    <item>
      <title>FIFO转DDR测试的问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30109</link>
      <description><![CDATA[在测试基于 DDR3 的串口传图帧缓存系统设计实现（FIFO转AXI）中，在SDK侧查看输入的数据，发现一些字节写入了，一些字节没有写入，想问一下是什么情况？]]></description>
      <category>ACZ7015开发板</category>
      <author>xlhwdz</author>
      <pubDate>Sat, 07 Jun 2025 08:17:03 +0000</pubDate>
    </item>
    <item>
      <title>【ACZ7015】ACM7606C 数据采集DDR3存储以太网数据发送实验(串行驱动)</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30066</link>
      <description><![CDATA[实验说明
基于ACZ7015开发板，结合ADI公司的16位8通道ADC芯片AD7606C，并利用开发板上一片 Realtek 的 RTL8211 以太网收发器， 实现了对 AD7606 C型 8 通道 16 位 ADC 的数据转换控制并输出。 通过 RTL8211 提供的RGMII 接口接收网口下发 的数据并转化成控制命令对 AD76 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>故梦</author>
      <pubDate>Wed, 23 Apr 2025 02:22:20 +0000</pubDate>
    </item>
    <item>
      <title>基于ACZ7015开发板的AD7606C的8通道以太网数据采集DDR3存储系统</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30065</link>
      <description><![CDATA[实验说明

本案基于ACZ7015开发板，结合ADI公司的16位8通道ADC芯片AD7606C，并利用开发板上一片 Realtek 的 RTL8211 以太网收发器， 实现了对 AD7606 C型 8 通道 16 位 ADC 的数据转换控制并输出。 通过 RTL8211 提供的RGMII 接口接收网口下发 的数据并转化成控制命令对 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>故梦</author>
      <pubDate>Wed, 23 Apr 2025 01:03:03 +0000</pubDate>
    </item>
    <item>
      <title>基于ACZ702开发板的AD7606C的8通道以太网数据采集DDR3存储系统</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30064</link>
      <description><![CDATA[实验说明
本案基于ACZ702开发板，结合ADI公司的16位8通道ADC芯片AD7606C，并利用开发板上一片 Realtek 的 RTL8211 以太网收发器， 实现了对 AD7606 C型 8 通道 16 位 ADC 的数据转换控制并输出。 通过 RTL8211 提供的RGMII 接口接收网口下发 的数据并转化成控制命令对 A ...]]></description>
      <category>ACZ7015开发板</category>
      <author>故梦</author>
      <pubDate>Wed, 23 Apr 2025 00:55:46 +0000</pubDate>
    </item>
    <item>
      <title>基于ACZ7015开发板的AD7606C的8通道以太网数据采集FIFO存储系统（软件模式：可修改AD7606C的寄存器）</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30056</link>
      <description><![CDATA[实验说明
并利用开发板上一片 Realtek 的 RTL8211 以太网收发器， 实现了对 AD7606 C型 8 通道 16 位 ADC 的数据转换控制并输出。 通过 RTL8211 提供的RGMII 接口接收网口下发 的数据并转化成控制命令对 AD7606C的采样频率、数据采样个数以及采样通道进行合理配置， 采 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>故梦</author>
      <pubDate>Tue, 22 Apr 2025 09:20:31 +0000</pubDate>
    </item>
    <item>
      <title>基于ACZ7015开发板的AD7606C的8通道以太网数据采集FIFO存储系统</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30055</link>
      <description><![CDATA[实验说明
      本案基于ACZ7015开发板，结合ADI公司的16位8通道ADC芯片AD7606C，并利用开发板上一片 Realtek 的 RTL8211 以太网收发器， 实现了对 AD7606 C型 8 通道 16 位 ADC 的数据转换控制并输出。 通过RTL8211提供的RGMII 接口接收网口下发 的数据并转化成控制命 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>故梦</author>
      <pubDate>Tue, 22 Apr 2025 09:06:36 +0000</pubDate>
    </item>
    <item>
      <title>求fifo_axi4_adapter的源码工程QAQ</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29906</link>
      <description><![CDATA[网盘链接里没有找到这个。。。。。。]]></description>
      <category>ACZ7015开发板</category>
      <author>KYLIN</author>
      <pubDate>Tue, 25 Feb 2025 03:11:56 +0000</pubDate>
    </item>
    <item>
      <title>【ACZ7015】基于ACM9238的单/双通道数据采集DMA搬运PS以太网TCP传输（带FAT系统）</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29886</link>
      <description><![CDATA[【设计说明】[hr]
案例基于“基于ACZ702的ACM9238单/双通道数据采集DMA搬运PS以太网TCP传输”工程搭建，在其基础上添加了按键中断和FAT系统，用来控制将ADC采样到的数据存储到外接SD/板载EMMC中。其中，板载PS按键用于将当前采样到的ADC数据以bin文件的形式写入到SD卡/E ...]]></description>
      <category>ACZ7015开发板</category>
      <author>tb一下</author>
      <pubDate>Wed, 05 Feb 2025 06:44:37 +0000</pubDate>
    </item>
    <item>
      <title>Vivado软件里的IP核学习资料下载</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29873</link>
      <description><![CDATA[刚开始学习IP核，按照小梅哥的视频操作，下载到了，但是显示已经破坏了，求学习手册]]></description>
      <category>ACZ7015开发板</category>
      <author>wanli</author>
      <pubDate>Sat, 18 Jan 2025 03:52:07 +0000</pubDate>
    </item>
    <item>
      <title>【ACZ7015】基于verilog的AXI4-Lite主接口设计及案例实战（ACM9238_UDP_DDR）</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29868</link>
      <description><![CDATA[【AXI4-lite主接口设计】
由于AXI4-Lite接口协议可以视为是AXI4接口协议的删减版，所以，这里AXI4-Lite主接口的verilog代码实现，可以直接通过修改我们的fifo_to_axi4和axi4_to_fifo模块实现。有关这两个模块的讲解可以参考我们B站的相关视频：
【29F_AXI4接口转换模块 ...]]></description>
      <category>ACZ7015开发板</category>
      <author>tb一下</author>
      <pubDate>Mon, 30 Dec 2024 07:59:42 +0000</pubDate>
    </item>
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