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    <title>芯路恒电子技术论坛 - 常见问题解决方案</title>
    <link>https://fpga.cn/forum.php?mod=forumdisplay&amp;fid=55</link>
    <description>Latest 20 threads of 常见问题解决方案</description>
    <copyright>Copyright(C) 芯路恒电子技术论坛</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Tue, 26 May 2026 23:41:31 +0000</lastBuildDate>
    <ttl>60</ttl>
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      <title>芯路恒电子技术论坛</title>
      <link>https://fpga.cn/</link>
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      <title>【调试技巧】如何使用Xilinx ILA对子模块的 inout 信号进行在线调试</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29821</link>
      <description><![CDATA[开发环境：Vivado 2018.3。在上板调试I2C接口时，在顶层使用ILA IP对I2C控制器模块SCL和SDA信号进行抓线调试时，在顶层将SDA信号例化连接到ILA IP上，然后在进行Implementation时报错，具体顶层两个模块例化情况如下：


具体报错如下：
[DRC REQP-1582] iobuf_io_loade ...]]></description>
      <category>常见问题解决方案</category>
      <author>ruoyuguize</author>
      <pubDate>Tue, 03 Dec 2024 01:45:44 +0000</pubDate>
    </item>
    <item>
      <title>【AC620】EDA扩展板-V1 设置led灯常灭</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29817</link>
      <description><![CDATA[我们在使用AC620搭载EDA扩展板-V1时，下载的程序和led灯没有关联，但是EDA扩展板-V1的led就是长亮的状态，不是很亮的那种。比如在进行二选一板级验证时，没有分配的led也会亮，这样就会干扰我们正常的观察。我们可以在quartus ii软件进行设置，将它设置为常灭的状态。

 ...]]></description>
      <category>常见问题解决方案</category>
      <author>makabaka</author>
      <pubDate>Thu, 28 Nov 2024 08:30:43 +0000</pubDate>
    </item>
    <item>
      <title>仿真时出现信号呈高阻态与不定态的原因及解决思路</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29693</link>
      <description><![CDATA[Verilog HDL（Hardware Description Language）是在 C 语言的基础上发展起来的一种硬件描述语言（用它可以表示逻辑电路图、逻辑表达式、数字逻辑系统所完成的逻辑功能等）具有灵活性高、易学易用等特点。Verilog HDL 可以在较短的时间内学习和掌握，目前已经在 FPGA ...]]></description>
      <category>常见问题解决方案</category>
      <author>ruoyuguize</author>
      <pubDate>Thu, 27 Jun 2024 01:50:51 +0000</pubDate>
    </item>
    <item>
      <title>【Win10】一键修改以太网IP的脚本</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29675</link>
      <description><![CDATA[双击运行脚本，会修改电脑的IP地址为192.168.1.100

按下任意按键之后，会还原IP地址]]></description>
      <category>常见问题解决方案</category>
      <author>手撕原子弹</author>
      <pubDate>Mon, 29 Apr 2024 10:07:48 +0000</pubDate>
    </item>
    <item>
      <title>PYNQ DMA 数据回环实验中遇到的问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29263</link>
      <description><![CDATA[[md]在使用了PYNQ之后， 实现裸机教程中dma数据回环实验，遇到了如下问题。

!(data/attachment/forum/202303/30/190905r9zijua4a2j1t4v9.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/300 \&quot;image.png\&quot;)

大致就是在二进制文件中找不到dma对应的key, 先姑且mark ...]]></description>
      <category>常见问题解决方案</category>
      <author>ColinLiu</author>
      <pubDate>Thu, 30 Mar 2023 11:10:42 +0000</pubDate>
    </item>
    <item>
      <title>【实验说明】基于PCF8563 RTC案例日期显示异常原因及解决方法</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28700</link>
      <description><![CDATA[问题描述：        有部分用户在进行PCF8563实验时，会遇到如下实验现象：当时间值运行到某一特定区间时，时间显示错误。例如每当每分钟运行到第40秒时，时间的小时显示开始异常。以下为ACX720开发板运行该案例时的效果图，其他运行类似案例的开发板也会有该现象。


上 ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Tue, 08 Feb 2022 09:00:19 +0000</pubDate>
    </item>
    <item>
      <title>Xilinx下载器连接VIVADO使用杜邦线代替灰排线方法</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28668</link>
      <description><![CDATA[[md]使用VIVADO搭配Xilinx下载器下载程序到开发板时，常有同学怀疑自己的下载器配套灰色排线会不会有问题导致下载器连接不上或者程序下载失败。这里，介绍使用单芯杜邦线代替灰色排线进行下载测试的连接方法。如下图：连接好开发板和下载器以后，即能代替灰色排线下载程 ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Tue, 28 Dec 2021 09:07:11 +0000</pubDate>
    </item>
    <item>
      <title>task，repeat，defparam和条件编译示例，verilog高频高级语法1</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28616</link>
      <description><![CDATA[1、task语法往往使用于较复杂的执行任务描述。实际使用时，只需要在相应使用的地方调用该函数即可代表把task内的语句又写了一遍。（黄四郎的帽子出现了，就代表黄四郎出现了）
repeat语法相当于指定次数的循环。
task语法的使用范例：这里以模拟生成多次按键消抖为使用 ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Fri, 17 Sep 2021 07:40:05 +0000</pubDate>
    </item>
    <item>
      <title>FPGA两大主流厂商altera和xilinx程序相互移植的要点</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28600</link>
      <description><![CDATA[待完善................................
一、altera到altera1、修改芯片型号
2、修改管脚绑定
3、修改文件名，QSF和QPF文件（如果工程有细微调整或借鉴用于其他工程）
4、检查IP版本是否有更改，更改是否影响最终结果（含有IP的工程）
5、确认存储器和逻辑资源够用。一 ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Sun, 05 Sep 2021 14:29:49 +0000</pubDate>
    </item>
    <item>
      <title>Testbench中使用@（posedge xxx）语法时易出现的问题和原因</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28599</link>
      <description><![CDATA[如图，在仿真中，描述了等待锁相环锁定信号pll_locked的语句，但是实际仿真出图，却没有看到scan_en_pulse拉高，这是什么原因？  
解释如下：由于pll_locked为锁相环锁定信号，它在工程中，由锁相环决定，即锁相环稳定后，该信号拉高。如果这条语句前的延时时间过长 ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Tue, 31 Aug 2021 10:29:18 +0000</pubDate>
    </item>
    <item>
      <title>verilog阻塞赋值和非阻塞赋值混用的一种危害</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28592</link>
      <description><![CDATA[初学者在verilog学习中，往往容易犯一种比较典型的错误，即阻塞赋值和非阻塞赋值混淆使用。众所周知，非阻塞赋值（]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Tue, 24 Aug 2021 04:06:35 +0000</pubDate>
    </item>
    <item>
      <title>Verilog 实用信号处理常用手段链接合集</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28584</link>
      <description><![CDATA[人狠话不多，直接上干货：
1、移位操作的实现
http://www.corecourse.cn/forum.php?mod=viewthread&amp;tid=28579
(出处: 芯路恒电子技术论坛)

2、同步边沿检测的实现
http://www.corecourse.cn/forum.php?mod=viewthread&amp;tid=28580
(出处: 芯路恒电子技术论坛)

3、Verilo ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Mon, 16 Aug 2021 02:46:28 +0000</pubDate>
    </item>
    <item>
      <title>电平信号转单脉冲触发信号的正确操作</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28582</link>
      <description><![CDATA[实际verilog设计中，很多情况下模块设计有向下一个模块发送一个脉冲作为下一个模块的启动信号的设计需求。
单脉冲产生很简单：
1、 输入信号signal_in延迟1个周期得到delay_reg1;
2、 输入信号signal_in延迟2个周期得到delay_reg2;
3、 delay_reg1取反然后与delay_reg2 ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Mon, 16 Aug 2021 02:35:32 +0000</pubDate>
    </item>
    <item>
      <title>Verilog中如何规范的处理inout信号</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28581</link>
      <description><![CDATA[在FPGA的设计过程中，有时候会遇到双向信号(既能作为输出，也能作为输入的信号叫双向信号)。比如，IIC总线中的SDA信号就是一个双向信号，QSPI Flash的四线操作的时候四根信号线均为双向信号。在Verilog中用关键字inout定义双向信号，这里总结一下双向信号的处理方法。
 ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Mon, 16 Aug 2021 02:13:17 +0000</pubDate>
    </item>
    <item>
      <title>同步边沿检测的实现</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28580</link>
      <description><![CDATA[同步边沿检测的实现


提到边沿检测，很多初学者会第一时间想到直接把待检测信号写在always块里。其实这种方法并不可取，解决这个问题的目标，在于如何在同步电路中实现这样的功能。如果把待检测信号写在always块里，相当于把输入信号接到了触发器的clk上，这样电路就变 ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Mon, 16 Aug 2021 01:56:42 +0000</pubDate>
    </item>
    <item>
      <title>移位操作的实现</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28579</link>
      <description><![CDATA[使用verilog进行移位操作的实现
verilog有一种非常简单的移位操作，采用位拼接的方法完整移位，实例如下:]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Mon, 16 Aug 2021 01:52:26 +0000</pubDate>
    </item>
    <item>
      <title>win10系统用户环境变量的修改</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28576</link>
      <description><![CDATA[有部分读者在运行quartus时，发现软件无法进行综合分析，且出现红色错误，显示一段带乱码的路径。如下图所示： 这是由于读者的电脑用户名是中文引起的，这时候如果想要单单通过修改用户名来解决该问题是不够的，还需要对电脑的环境变量进行修改。如果仅仅是将用户名修改 ...]]></description>
      <category>常见问题解决方案</category>
      <author>tb一下</author>
      <pubDate>Sun, 15 Aug 2021 08:37:42 +0000</pubDate>
    </item>
    <item>
      <title>电容触摸屏测试方案（GT1151控制器）电子琴</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28572</link>
      <description><![CDATA[开发板目前烧录的出厂固件是针对触摸控制器芯片gt9147开发的，现在屏幕模组厂家刚将控制器芯片gt1151 ,驱动时序有细微变化，导致之前的程序不能用，所以触摸测试没反应
这里传一个最新开发的基于gt1151的电子琴程序。大家可以直接下载这个工程来单独测试。




 ...]]></description>
      <category>常见问题解决方案</category>
      <author>admin</author>
      <pubDate>Sat, 14 Aug 2021 02:51:40 +0000</pubDate>
    </item>
    <item>
      <title>Error (10149):identifier &quot;cnt3&quot; is already declared in the present</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28571</link>
      <description><![CDATA[Error (10149): Verilog HDL Declaration error at counter3.v(27): identifier \&quot;cnt3\&quot; is already declared in the present scope


报错内容如上所述，原因在于某个信号在多个位置定义，如下面的代码，第10行定义了cnt3，在17行又定义了一次，就会出现这种报错。排查 ...]]></description>
      <category>常见问题解决方案</category>
      <author>admin</author>
      <pubDate>Fri, 13 Aug 2021 08:49:10 +0000</pubDate>
    </item>
    <item>
      <title>verilog语法中信号位宽常见问题解析</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28568</link>
      <description><![CDATA[很多同学在Verilog中定义多位宽变量时，会有许多疑问，现在把一些常见疑问进行罗列解答：1、位宽不能为变量，在程序生成代码时，位宽需为定值。例如：我们有如下错误位宽定义：


如上图，图中的变量cnt2的位宽cnt，被定义为了变量，并且在always语句中进行了赋值操作， ...]]></description>
      <category>常见问题解决方案</category>
      <author>商震</author>
      <pubDate>Fri, 06 Aug 2021 10:01:33 +0000</pubDate>
    </item>
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