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    <title>芯路恒电子技术论坛 - Altera quartus modelsim 开发板</title>
    <link>https://fpga.cn/forum.php?mod=forumdisplay&amp;fid=58</link>
    <description>Latest 20 threads of Altera quartus modelsim 开发板</description>
    <copyright>Copyright(C) 芯路恒电子技术论坛</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Fri, 17 Apr 2026 08:48:52 +0000</lastBuildDate>
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      <title>芯路恒电子技术论坛</title>
      <link>https://fpga.cn/</link>
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      <title>quartusii背景色配置文件在哪</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29806</link>
      <description><![CDATA[1刚学这个软件，很多不会求指教quartusii背景色配置文件在哪]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>nmgbtzyf</author>
      <pubDate>Sun, 10 Nov 2024 16:08:52 +0000</pubDate>
    </item>
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      <title>stm32作为主机和fpga进行spi通信，为什么miso端接受的数据都是1</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29196</link>
      <description><![CDATA[[md]stm32作为主机和fpga进行spi通信，在modelsim仿真中功能正常，signaltap抓取信号，可以看到miso输出正常，为什么主机32端接收的miso数据在串口显示为全1
[/md]]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>未来已来</author>
      <pubDate>Wed, 19 Oct 2022 08:57:25 +0000</pubDate>
    </item>
    <item>
      <title>关于quartus与modelsim使用宏文件报错</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28623</link>
      <description><![CDATA[如图，自己用宏文件然后编译，报这个错误
单独用modelsim建工程仿真也会发生这个错误
请求大佬讲解一下，怎么消除]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>凉生</author>
      <pubDate>Mon, 11 Oct 2021 14:36:28 +0000</pubDate>
    </item>
    <item>
      <title>113000，113012错误：mif文件格式不符</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28593</link>
      <description><![CDATA[如图，在使用ROM-1port时，报113000和113012错误。说明该ROM_ip加载的mif文件不符合规定。具体检查点如下：
1、数据的位宽和位深。如果最后一个地址号是320，那么由于数据是从0地址开始装载，所以文件头的位深应该填入321。务必牢记这个坑





2、文件头的进制UNS或H ...]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>商震</author>
      <pubDate>Thu, 26 Aug 2021 07:49:20 +0000</pubDate>
    </item>
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      <title>仿真回环测试中指令的组包</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28591</link>
      <description><![CDATA[在AD7606以太网数据采集系统设计的过程中遇到一个问题。在进行功能仿真的过程中如何配置以太网接收的指令包？
AD7606以太网数据采集系统要进行工作首先就是要确保输入准确的指令，就涉及到指令的配置，模拟上位机指令下发对采集的相关参数进行设置。指令会对7606的采样 ...]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>磕磕碰碰</author>
      <pubDate>Mon, 23 Aug 2021 23:56:24 +0000</pubDate>
    </item>
    <item>
      <title>把EEPROM换成24LC128，读不出来数据了，求解答</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28587</link>
      <description><![CDATA[以下是代码，请各位看看哪里需要改底层i2c_bit_shif                  顶层 i2c_controltestbench  i2c_control_tb]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>黄志津</author>
      <pubDate>Wed, 18 Aug 2021 05:47:43 +0000</pubDate>
    </item>
    <item>
      <title>`timescale设置对仿真的一些影响</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28577</link>
      <description><![CDATA[最近在使用芯路恒的AC6102开发板上进行AD9226、DDR2串口数据采集系统的调试中遇到了一个问题，在建立起仿真后，观察仿真的数据发现与DDR2相关的信号都没有相关的数据，时钟信号也没用建立起来，对各种信号分析后都没有发现问题所在。在寻求技术帮助后发现，在仿真建立的 ...]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>磕磕碰碰</author>
      <pubDate>Sun, 15 Aug 2021 11:39:01 +0000</pubDate>
    </item>
    <item>
      <title>工程名，源文件名，顶层模块名，及仿真的命名要求</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28564</link>
      <description><![CDATA[有很多初学者，在新建quartus工程的时候，会对如何给工程及内部文件命名产生疑问。一个工程，如果想能够正常的编译通过，正确的命名是必不可少的一关。话不多说，直接上图：








为描述简洁，我们对各个命名和调用命名文件的地方进行了编号。
完成编号后，给几个命 ...]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>商震</author>
      <pubDate>Fri, 06 Aug 2021 04:17:17 +0000</pubDate>
    </item>
    <item>
      <title>AC620开发板自带的DA转换和AD转换如何接线？</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28553</link>
      <description><![CDATA[如图，AC620开发板自带DA转换芯片（TLV5618）和AD芯片（ADC128s022）各一枚，数字端口均与FPGA对接，模拟端口由排针引出。上图中的红色杜邦线即为数模转换和模数转换实验中模拟量传输的线缆，蓝色杜邦线为公共GND，在使用时务必和插接排针严格对应，即模拟量传输排针在 ...]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>商震</author>
      <pubDate>Fri, 23 Jul 2021 10:32:22 +0000</pubDate>
    </item>
    <item>
      <title>I2C状态图转换的问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28544</link>
      <description><![CDATA[最近在看小梅哥讲的I2C协议，其中对小梅哥画的I2C状态图感到迷惑，希望可以解答。
I2C在写时序中，如果状态是空闲态——产生起始位状态——写数据——检查ACK——产生结束位；我认为如果有起始位状态，则最后是回不到产生结束位状态的。
可能是我理解有误，希望有好心人 ...]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>煮猪猪</author>
      <pubDate>Wed, 07 Jul 2021 09:35:07 +0000</pubDate>
    </item>
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      <title>自定义IP核时分析文件出错</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28520</link>
      <description><![CDATA[大佬们，刚接触qsys的小萌新，请问这个问题该如何解决呢。

//已解决 重装软件...]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>wx_qO9eoEIe</author>
      <pubDate>Thu, 29 Apr 2021 02:44:03 +0000</pubDate>
    </item>
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      <title>quarteus的时序约束中的一点问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28499</link>
      <description><![CDATA[在小梅哥的时序约束的课程中，Creat Generate Clock的时候，选用的时钟来源都是来自pll的，在Node finder 里面可以直接用get pins来找到pll的时钟输出作为时钟来源，输出引脚作为目标即可。
      但是我在一个工程中想用自己写的一个分频模块来作为外部的模块 ...]]></description>
      <category>Altera quartus modelsim 开发板</category>
      <author>路明非</author>
      <pubDate>Fri, 05 Feb 2021 16:17:54 +0000</pubDate>
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