<?xml version="1.0" encoding="utf-8"?>
<rss version="2.0">
  <channel>
    <title>芯路恒电子技术论坛 - Xilinx Vivado 开发板</title>
    <link>https://fpga.cn/forum.php?mod=forumdisplay&amp;fid=59</link>
    <description>Latest 20 threads of Xilinx Vivado 开发板</description>
    <copyright>Copyright(C) 芯路恒电子技术论坛</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Wed, 16 Sep 2026 09:54:07 +0000</lastBuildDate>
    <ttl>60</ttl>
    <image>
      <url>https://fpga.cn/static/image/common/logo_88_31.gif</url>
      <title>芯路恒电子技术论坛</title>
      <link>https://fpga.cn/</link>
    </image>
    <item>
      <title>按键消抖改变LED灯状态板级验证无法通过</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30479</link>
      <description><![CDATA[用的是ACX720开发板，在尝试按键消抖后控制LED灯改变状态，时钟频率是50Mhz，仿真波形符合预期，硬件上没有检测出问题。但是烧入比特流文件后，LED灯始终无法点亮。

Verilog代码如下：
module light
#(
    parameter cnt=20\'d999999
)
(
    input clk,
    input ars ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>KekeZ</author>
      <pubDate>Tue, 11 Aug 2026 00:48:33 +0000</pubDate>
    </item>
    <item>
      <title>vitis2020 不识别 JTAG,而在Vivado2020可以下载bit流</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30470</link>
      <description><![CDATA[大家好，我用FT2232H板上集成了 xilinx的JTAG下载器，在Vivado2020中可以正常识别下载器，可以下载bit流，测试完成没有问题。但是用vitis测试hello world程序的时候，就是无法下载，无法找到jtag请问原因是什么？
版本是：
vitis2020.2;      Vivado2020.2
报错如下：
 ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>kezhou</author>
      <pubDate>Tue, 21 Jul 2026 02:32:23 +0000</pubDate>
    </item>
    <item>
      <title>基于bx71acm7606数据采集ddr3缓存以太网发送课程问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30459</link>
      <description><![CDATA[魔改了一下课程提供例子，把网口从pl端引给了ps端控制，ps端从ddr中读取adc数据，通过axi gpio控制adc采集正常，sd卡保存数据正常。

现有两个问题
1、单通道采集时波形上下边沿出现异常毛刺，如下图所示

2、多通道采集时波形正常，但偶发各通道地址偏移。
有大 ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>幽默的机器人</author>
      <pubDate>Thu, 28 May 2026 08:57:22 +0000</pubDate>
    </item>
    <item>
      <title>ACM1030以太网代码</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30448</link>
      <description><![CDATA[请问在ACM1030以太网实验室crc_check == 32\'h2144DF1C是怎么得出呀？]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>pcsms_mTnvqoGe</author>
      <pubDate>Wed, 22 Apr 2026 03:01:50 +0000</pubDate>
    </item>
    <item>
      <title>求助，MPC2517FD使用canFD通讯运行报错</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30268</link>
      <description><![CDATA[输出之后，用示波器检查canFD帧能对上，但是在环回模式和用另一个canFD模块监听都采不到信号。求助有没有使用过MCP2517FD的大佬，看看是不是寄存器漏设置了。]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>这个名字有</author>
      <pubDate>Thu, 15 Jan 2026 01:55:33 +0000</pubDate>
    </item>
    <item>
      <title>Xilinx有没有时序约束语句能够控制两个IO输出之间延迟为指定时间(比如5ns)</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30155</link>
      <description><![CDATA[在Xilinx的FPGA设计中，使用的芯片型号为：XC7Z020clg400-2,vivado版本为2019.2。逻辑设计包含两根线同步输出脉冲信号，仿真可观察到两个信号完全同步。现将两个信号分别连接到芯片的IO(如J18和H18)，能否在不改变原有逻辑设计情况下，通过添加XDC约束语句的方法来控制 ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>zhang</author>
      <pubDate>Tue, 12 Aug 2025 02:45:17 +0000</pubDate>
    </item>
    <item>
      <title>求助 直方图均衡化代码</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30106</link>
      <description><![CDATA[有大佬实现过 小梅哥这个串口传图的直方图均衡化代码嘛 求下源码]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>23096086@</author>
      <pubDate>Wed, 28 May 2025 11:34:36 +0000</pubDate>
    </item>
    <item>
      <title>ZYNQ ADC数据采集，DDR缓存进行数据缓存，并利用网口数据上传，但是出现数据撕裂问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29754</link>
      <description><![CDATA[【求助】ZYNQ ADC数据采集，DDR缓存进行数据缓存，并利用网口数据上传，但是出现数据撕裂问题，暂时不清楚原因。DDR缓存利用了fifo_axi4_adapter.v例程代码，整个工程是在ad7606读取数据、以太网上传的基础修改的。不过采用了并口的ADC-LTC2208。



读取数据出现以下现 ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>dyc123</author>
      <pubDate>Fri, 13 Sep 2024 02:11:55 +0000</pubDate>
    </item>
    <item>
      <title>如何使用AXI4接口对PLL/MMCM输出时钟的频率和相位进行动态重配置</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29747</link>
      <description><![CDATA[xilinx的7系列FPGA中，提供有高性能的时钟管理单元（CMT），每个CMT中都包含有一个PLL和MMCM。PLL和MMCM是实际存在的硬件电路，用以对输入时钟的负面变化，如抖动、频率变化、相位偏移、占空比失真等进行处理。用户可以通过配置clocking wizard核来控制PLL/MMCM电路，以 ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>tb一下</author>
      <pubDate>Mon, 02 Sep 2024 06:09:49 +0000</pubDate>
    </item>
    <item>
      <title>axi4_to_fifo模块中读DDR3请求信号的产生条件</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29736</link>
      <description><![CDATA[为了方便用户读写DDR3，我们设计了一个AXI4接口转换模块fifo_axi4_adapter(部分例程中也叫ddr3_ctrl_2port)。在该模块中，经常有用户不明白用于读取DDR3数据的axi4_to_fifo子模块产生读DDR3请求信号的原理，这里详细为大家分析一下。
在分析之前，我们需要先知道一个小 ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>tb一下</author>
      <pubDate>Wed, 21 Aug 2024 08:24:48 +0000</pubDate>
    </item>
    <item>
      <title>小梅哥视频中参数化设计实现模块的重用</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29716</link>
      <description><![CDATA[在重用参数MCNT时，为什么我的重用就报错了呢，和小梅哥一模一样的代码
Error: led_twinkle is an unknown type]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>Mashimaro</author>
      <pubDate>Tue, 23 Jul 2024 06:34:40 +0000</pubDate>
    </item>
    <item>
      <title>电脑识别不到Digilent USB Device设备</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29702</link>
      <description><![CDATA[在安装好后install_digilent.exe，设备管理器中的其它设备依然没有Digilent USB Device设备，请问大佬们应该如何解决]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>不加辣</author>
      <pubDate>Sun, 07 Jul 2024 07:01:42 +0000</pubDate>
    </item>
    <item>
      <title>外部时钟</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29701</link>
      <description><![CDATA[7020片子上不用内部时钟，外部时钟的接口是哪个]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>369258li</author>
      <pubDate>Sat, 06 Jul 2024 01:35:37 +0000</pubDate>
    </item>
    <item>
      <title>GTX高速收发器</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29561</link>
      <description><![CDATA[GTX高速收发器在FPGA断电后需要对tx和rx进行复位吗，如果是的话那是需要先对CPLL进行复位吗，还是只需要单独对需要的复位]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>aling</author>
      <pubDate>Tue, 23 Jan 2024 14:34:49 +0000</pubDate>
    </item>
    <item>
      <title>请教：usb设备描述符请求失败</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29416</link>
      <description><![CDATA[硬件：k7，usb控制芯片cy7c68013a。
问题描述：
1 背景
最近做的一个项目将adc采集的数据，通过usb传到上位机。
前段时间，按照cypress官方的资料，装了驱动，实现了从fpga到pc的传输和保存。
最近发现了  ACX720_ad9226_ddr3_usb_ 这个案例特别好，就想下来用一下。
2  ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>njimp</author>
      <pubDate>Sun, 09 Jul 2023 01:28:18 +0000</pubDate>
    </item>
    <item>
      <title>请问关于小梅哥TFT驱动的那个8色条显示案例，无论我怎么修改资料提供的程序，当下载到板子上后却还是显示的八色条</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29385</link>
      <description><![CDATA[[md]请问关于小梅哥TFT驱动的那个8色条显示案例，无论我怎么修改资料提供的程序，当下载到板子上后却还是显示的八色条（甚至删掉部分程序都还是），请问这是什么原因呢？!(data/attachment/forum/202306/17/195100qmmxfwdknljmmffj.png?imageMogr2/auto-orient/strip%7C ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>135682191A</author>
      <pubDate>Sat, 17 Jun 2023 11:52:52 +0000</pubDate>
    </item>
    <item>
      <title>vivado18.3没有旧的virtex5 系列</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29260</link>
      <description><![CDATA[[md]各位好，老师给了一个十几年前的开发板，芯片型号是virtex5系列的xc5vlx50t。我在网上能找见的最早的vivado破解版是15.4，但是这里面的也已经不支持virtex5系列了，只有7系列。我想知道有什么解决办法吗，可不可以将virtex5系列器件库添加到我的vivado18.3中？如何 ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>来鸿对去燕</author>
      <pubDate>Mon, 27 Mar 2023 07:10:36 +0000</pubDate>
    </item>
    <item>
      <title>串口接收程序仿真时没有数据输出</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29227</link>
      <description><![CDATA[[md]大佬好，小弟在学习串口接收程序时，按照教程编写了源码和测试脚本。然后在vivado仿真时，没有最终级的数据输出，研究了半天了，请指点一二。

!(data/attachment/forum/?imageMogr2/auto-orient/strip%7CimageView2/2/w/300 \&quot;uart_tx.v\&quot;)![tb_uart_rx.v](data/atta ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>先放三技能</author>
      <pubDate>Mon, 12 Dec 2022 08:16:18 +0000</pubDate>
    </item>
    <item>
      <title>“小梅哥控制台For ADC采集”数据采集上位机使用方法说明</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29224</link>
      <description><![CDATA[1.软件功能说明

数据采集上位机目前支持的数据采集方式包括USB、串口和网口，支持的小梅哥数据采集模块包括ACM1030、ACM7606、ACM9226、ACM2108、ACM108，并且用户也可以根据自己的ADC数据采集模块进行设置，后续软件的更新请关注本贴

2.软件使用步骤

打开“小梅哥控 ...]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>ME_me</author>
      <pubDate>Mon, 05 Dec 2022 10:32:20 +0000</pubDate>
    </item>
    <item>
      <title>计算频率</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28660</link>
      <description><![CDATA[[md]![10.jpg](data/attachment/forum/202112/14/111515f71id1dqzmtu059z.jpg?imageMogr2/auto-orient/strip%7CimageView2/2/w/300 \&quot;10.jpg\&quot;)![4.png](data/attachment/forum/202112/14/111515axzcuy4xbbxpxp44.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/300  ..]]></description>
      <category>Xilinx Vivado 开发板</category>
      <author>Holmes</author>
      <pubDate>Tue, 14 Dec 2021 03:23:38 +0000</pubDate>
    </item>
  </channel>
</rss>