<?xml version="1.0" encoding="utf-8"?>
<rss version="2.0">
  <channel>
    <title>芯路恒电子技术论坛 - Modelsim编译报错</title>
    <link>https://fpga.cn/forum.php?mod=forumdisplay&amp;fid=81</link>
    <description>Latest 20 threads of Modelsim编译报错</description>
    <copyright>Copyright(C) 芯路恒电子技术论坛</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Fri, 01 May 2026 21:44:30 +0000</lastBuildDate>
    <ttl>60</ttl>
    <image>
      <url>https://fpga.cn/static/image/common/logo_88_31.gif</url>
      <title>芯路恒电子技术论坛</title>
      <link>https://fpga.cn/</link>
    </image>
    <item>
      <title>在RTL Analysis栏中：单击 Open Elaborated Design，出现弹窗</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30043</link>
      <description><![CDATA[在RTL Analysis栏中：单击 Open Elaborated Design，出现弹窗，应该如何解决？（第一次打开RTL Analysis栏）

这是弹窗的翻译：]]></description>
      <category>Modelsim编译报错</category>
      <author>chenyi</author>
      <pubDate>Sat, 19 Apr 2025 01:16:25 +0000</pubDate>
    </item>
    <item>
      <title>FPGA 后仿真端口问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29744</link>
      <description><![CDATA[module dpram(
  Clk,
  Rst_n,
  a,
  b,
  c
);

  input Clk;
  input Rst_n;
  input a;

  output reg b;
  output reg c;

always@(posedge Clk)
   if(!Rst_n) begin
]]></description>
      <category>Modelsim编译报错</category>
      <author>lipeng</author>
      <pubDate>Wed, 28 Aug 2024 13:47:49 +0000</pubDate>
    </item>
    <item>
      <title>FPGA 后仿真端口数量不对问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29743</link>
      <description><![CDATA[FPGA 后仿真端口问题，输入Clk,Rst_n,a。输出b,c。前仿真没问题，后仿真出现问题不知道什么原因。
[*]

module dpram(


[*]

  Clk,


[*]

  Rst_n,


[*]

  a,


[*]

  b,


[*]

  c


[*]

);


[*]




[*]

  input Clk;


[*]

  input Rst_n;


[*]]></description>
      <category>Modelsim编译报错</category>
      <author>lipeng</author>
      <pubDate>Wed, 28 Aug 2024 13:39:09 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim】蓝屏问题与解决方法</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29721</link>
      <description><![CDATA[ModelSim是 一款功能强大的 HDL 仿真工具，广泛应用于 FPGA 和 ASIC 设计中。它支持 VHDL、Verilog 以及 SystemVerilog，具备高效的调试和波形分析能力。在使用 ModelSim进行仿真时，有些用户可能会遇到蓝屏问题，导致计算机突然重启或者无法正常运行。这不仅影 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>ruoyuguize</author>
      <pubDate>Thu, 25 Jul 2024 09:53:38 +0000</pubDate>
    </item>
    <item>
      <title>Error: (vsim-3043) ： Unresolved reference to \'uart_byte_top\'.</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29210</link>
      <description><![CDATA[** Error: (vsim-3043) D:/FPGA/class/cllss11_b/prj/../testbench/uart_byte_top_tb.v(41): Unresolved reference to \'uart_byte_top\'.]]></description>
      <category>Modelsim编译报错</category>
      <author>狄亚军</author>
      <pubDate>Tue, 08 Nov 2022 14:16:38 +0000</pubDate>
    </item>
    <item>
      <title>cmera_init 仿真报这种错为什么</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28784</link>
      <description><![CDATA[[md]!(data/attachment/forum/202204/26/084011e0c20dekqtcz0uyc.png?imageMogr2/auto-orient/strip%7CimageView2/2/w/300 \&quot;image.png\&quot;)


`timescale 1ns/1ns

`define clk_t 20

module camera_init_tb;

reg Clk;
reg Rst_n;

wire Init_Done;
wire camera]]></description>
      <category>Modelsim编译报错</category>
      <author>清风馥</author>
      <pubDate>Tue, 26 Apr 2022 00:40:59 +0000</pubDate>
    </item>
    <item>
      <title>quartus调用modelsim仿真出错</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28621</link>
      <description><![CDATA[# ** Error: c:/altera/11.0/quartus/eda/sim_lib/altera_lnsim.sv(2735): (vlog-13006) Could not find the package (altera_lnsim_functions).  Design read will continue, but expect a cascade of errors after this failure.  Furthermore if you experience a vo ...]]></description>
      <category>Modelsim编译报错</category>
      <author>Robin</author>
      <pubDate>Wed, 29 Sep 2021 01:43:11 +0000</pubDate>
    </item>
    <item>
      <title>Modelsim出现Instantiation ofaltsyncram\' failed. 问题</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28551</link>
      <description><![CDATA[运行历程29出现的错误，我照着历程做，发现没有DDS_Module_tb，所以我自己写了一个，照着视频。
但是编译没有问题，一仿真就出现这个错误。
工程文件夹我放上来了。
请各位大佬帮我看一下啊，我试了，好几次了都不行。



 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>陆志勇</author>
      <pubDate>Mon, 19 Jul 2021 05:30:14 +0000</pubDate>
    </item>
    <item>
      <title>Modelsim仿真时不能编译`include文件解决办法</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28478</link>
      <description><![CDATA[问题描述：              在verilog代码中使用`include时，modelsim编译会报错。
       ** Error:  Cannot open `include file；
       ** Error:  (vlog-2163) Macro `name is undefined，即找不到‘include中定义相应的参数。


解决办法：
       在使用include命 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>虎登青山</author>
      <pubDate>Mon, 14 Dec 2020 10:48:57 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】Illegal Grid delta .Grid delta must be greater than 1</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28376</link>
      <description><![CDATA[Illegal Grid delta.  Grid delta must be greater than 1.
报此错误的原因可能是modelsim的设置出了问题，解决方案简单，恢复为软件的默认设置即可。
tools-&gt;edit reference ，找到griddelta，设置为default，或者40（默认就是40）就可以了。


据网友表示，仿真 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>admin</author>
      <pubDate>Fri, 13 Mar 2020 08:42:24 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】vsim-3039 Instantiation of ‘xxxx’ failed</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28318</link>
      <description><![CDATA[问题原因1

该问题经常出现在创建工程的时候，在走新建工程向导的流程，有一步是选择仿真工具，和仿真语言的，这个地方稍微不注意就选到VHDL了。
而且截图第一行也说了，只支持单一种语言仿真（即不支持混合仿真（即包含verilog又有VHDL的工程））


解决方案1

为此我 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>voiue</author>
      <pubDate>Fri, 25 Oct 2019 11:37:38 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】vsim-3035 Instantiation depth of xxx</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27987</link>
      <description><![CDATA[我们有时候会遇到如图所示的奇怪错误，路径超长超长的那种：


刚开的新手可能会觉得很纳闷，明明编译用报错啊，但是为什么就是不出波形呢，其实我们在仿真文件例化的的时候自己把自己给例化了，这样就会形成迭代，最终产生上面的那种路径超长的警告，不出现波



如上 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>voiue</author>
      <pubDate>Tue, 09 Jul 2019 08:23:57 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】vsim-3037 Missing instance name in</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27981</link>
      <description><![CDATA[问题原因被仿真的模块，例化的模块忘记写例化名称了，
解决方案根据上面截图错误提示在sobel.v的66行有错误，这时候我们去对应文件(这里是sobel.v文件)的对应行(这里是66行上面)将这个模块的例化名称加上即可如图所示：

 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>voiue</author>
      <pubDate>Wed, 26 Jun 2019 10:26:33 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】 Error: (vsim-19) Failed to access library \'pwm_tb\'...</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27871</link>
      <description><![CDATA[** Error: (vsim-19) Failed to access library \'pwm_tb\' at \&quot;pwm_tb\&quot;.



遇到这个问题，首先检查下你的Quartus的Simulation设置那里，Test bench name和Top level module in test bench两个栏里面填的名字是否带了.v后缀，如果带了那就错了。比如这个例子就是这样的： ...]]></description>
      <category>Modelsim编译报错</category>
      <author>admin</author>
      <pubDate>Fri, 01 Mar 2019 14:40:05 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】vdel-42 Unsupported ModelSim library format</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27841</link>
      <description><![CDATA[问题现象
      vdel -lib rtl_ _work -all

      ** Error: (vdel-42) Unsupported ModelSim library format for \&quot;F:/FPGA_ FILE/FSM/simulation/modelsim/rtl _work\&quot;. (Format: 4 )

      . ** Warning: (vdel-57) Library \'F:/FPGA_ FILE/FSM/simulation/modelsim/]]></description>
      <category>Modelsim编译报错</category>
      <author>admin</author>
      <pubDate>Sat, 05 Jan 2019 03:19:23 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】vsim-3033 Instantiation of ‘xxxx’ failed</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27829</link>
      <description><![CDATA[该情况出现的问题有几种可能，以下分别说明：



情况1    问题原因
        很多人表示前仿真正常，在做后仿真的时候会遇到这个问题，这种情况主要考虑当前的工程中是否包含了该模块，例如有网友说自己第一个二选一多路器的实验，因为误把testbench文件设置为了工程顶 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>admin</author>
      <pubDate>Thu, 03 Jan 2019 03:22:56 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】Port ‘xxxx’ not found in the connected module</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27828</link>
      <description><![CDATA[这个报错很明显，是说你在例化的时候，被例化的模块中有个信号并不存在于真正的模块设计中，例如，用户编写一个二选一多路器模块，模块端口如下表左侧所示，但是在testbench或上层模块例化使用该模块时，例化内容如下表右侧所示：

可以看到，例化时候，用了一个叫sel的 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>admin</author>
      <pubDate>Thu, 03 Jan 2019 03:19:25 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】不报错但一直显示Loading</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27826</link>
      <description><![CDATA[Modelsim仿真时，不报错，也不出波形，一直显示Loading
问题原因该问题的原因为Windows开启了防火墙，且对Modelsim实施了屏蔽。解决方法关闭Windows防火墙。]]></description>
      <category>Modelsim编译报错</category>
      <author>admin</author>
      <pubDate>Thu, 03 Jan 2019 03:12:47 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】Analysis and Synthesis should be completed</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27825</link>
      <description><![CDATA[Analysis and Synthesis should be completed successfully beforestarting RTL NativeLink Simulation  问题原因仿真前需要在Quartus II中执行一次分析和综合。解决方法仿真前需要在Quartus II中执行一次分析和综合。]]></description>
      <category>Modelsim编译报错</category>
      <author>admin</author>
      <pubDate>Thu, 03 Jan 2019 03:10:44 +0000</pubDate>
    </item>
    <item>
      <title>【Modelsim常见问题】Failure to obtain a Verilog simulation license,</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27824</link>
      <description><![CDATA[问题原因
提示信息中提示没有Verilog的仿真许可证，表明是没有获得软件使用许可。
 
即使用了非免费版本的Modelsim软件，却没有获得软件使用许可证

另外，如果没有提示仿真许可问题，可能是你的代码问题，最大的可能是你的testbench文件的文件名和文件中的模块名不 ...]]></description>
      <category>Modelsim编译报错</category>
      <author>admin</author>
      <pubDate>Thu, 03 Jan 2019 03:03:49 +0000</pubDate>
    </item>
  </channel>
</rss>