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    <title>芯路恒电子技术论坛 - 文档教材学习</title>
    <link>https://fpga.cn/forum.php?mod=forumdisplay&amp;fid=91</link>
    <description>Latest 20 threads of 文档教材学习</description>
    <copyright>Copyright(C) 芯路恒电子技术论坛</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Mon, 25 May 2026 04:51:53 +0000</lastBuildDate>
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      <title>芯路恒电子技术论坛</title>
      <link>https://fpga.cn/</link>
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      <title>求助帖子，一个68013的FPGA和上位机源码</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30114</link>
      <description><![CDATA[9228，用串口成功了，68013用例子上位机通信也成功，都例子代码，68013是回环测试，没有读FPGA的例子，下M哥602代码IP有版本不对，也搞不定了，
哪个师傅帮个忙给个简单的，就是68013读一个9288或者其它ADC，的代码，与上机通信，最好上机代码也有，
 ...]]></description>
      <category>文档教材学习</category>
      <author>nmgbtzyf</author>
      <pubDate>Thu, 12 Jun 2025 06:18:07 +0000</pubDate>
    </item>
    <item>
      <title>AD9288串口UART实验</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=30113</link>
      <description><![CDATA[反正是成功能了，串口助手上的数据有变化，自己写了一个DOME，能看波形，还有些小问题，不想搞了
主要我的目的，是看9288硬件对不对，有数据就没问题了    文件太大，删除了一些，下载后，自己在加入引脚，和IP的一些文件，

 ...]]></description>
      <category>文档教材学习</category>
      <author>nmgbtzyf</author>
      <pubDate>Thu, 12 Jun 2025 06:09:37 +0000</pubDate>
    </item>
    <item>
      <title>SDRAM控制器调试经验</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29409</link>
      <description><![CDATA[[md]1、最开始写入出现两个0。

原因：FIFO没有设置对，将FIFO数据读出设置为 showahead模式即可。

2、读写请求信号不全是一个周期。

原因：刷新、写、读、操作请求信号的**always（*）**，仅仅posedge clk 容易出现问题。

心得：一般是sdram控制逻辑出现问题，顶层 ...]]></description>
      <category>文档教材学习</category>
      <author>狄亚军</author>
      <pubDate>Thu, 29 Jun 2023 13:07:06 +0000</pubDate>
    </item>
    <item>
      <title>Verilog语法基础讲解之参数化设计</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29174</link>
      <description><![CDATA[在Verilog语法中，可以实现参数化设计。所谓参数化设计，就是在一个功能模块中，对于一个常量，其值在不同的应用场合需要设置为不同的置，则将此值在设计时使用parameter 关键字声明，那么在上层模块例化使用该功能模块时，可以根据具体需求重新配置该常量的值，从而实 ...]]></description>
      <category>文档教材学习</category>
      <author>商震</author>
      <pubDate>Wed, 21 Sep 2022 02:31:23 +0000</pubDate>
    </item>
    <item>
      <title>【实验指导手册】以太网/串口数据采集系统相关案例</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28796</link>
      <description><![CDATA[]]></description>
      <category>文档教材学习</category>
      <author>磕磕碰碰</author>
      <pubDate>Thu, 02 Jun 2022 09:21:01 +0000</pubDate>
    </item>
    <item>
      <title>多通道数据采集</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28736</link>
      <description><![CDATA[[md]fpga控制多路ADC，如何保证数据不丢失，并通过一个USB口传到PC
[/md]]]></description>
      <category>文档教材学习</category>
      <author>sz_l</author>
      <pubDate>Wed, 16 Mar 2022 02:02:16 +0000</pubDate>
    </item>
    <item>
      <title>AC6102 以太网UDP GMII回环实验手册</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28735</link>
      <description><![CDATA[实验介绍----为了完成基本的以太网回环测试，我们提供了一个基于FPGA的以太网回环测试DEMO。该DEMO使用UDP协议，接收PC发送的UDP数据包，提取出其中的数据部分并使用UDP协议发回给PC。整个系统框图如下图所示：
----本例程在小梅哥团队出品的AC6102开发板上使用verilog ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Wed, 16 Mar 2022 01:40:54 +0000</pubDate>
    </item>
    <item>
      <title>阻塞赋值与非阻塞赋值原理分析</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27970</link>
      <description><![CDATA[1.1 阻塞赋值与非阻塞赋值原理分析
本节导读
本章将学习阻塞赋值与非阻塞赋值，并通过四个逻辑实例对其中的区别进行说明。
阻塞赋值，操作符为“=”，“阻塞”是指在进程语句（initial和always）中，当前的赋值语句会阻断其后语句的正常执行，也就是说后面的语句必须等 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 09:13:43 +0000</pubDate>
    </item>
    <item>
      <title>1.1 BCD计数器设计与验</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27969</link>
      <description><![CDATA[本节导读
本章将学习掌握BCD码的原理、分类以及优缺点，并以此设计一个多位的8421码计数器并进行验证。学会基本的错误定位以及修改能力。
BCD码（Binary-Coded Decimal）又被称为二进码十进数、二─十进制代码是一种十进制的数字编码，用4位二进制数来表示十进制数中的0 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 09:03:28 +0000</pubDate>
    </item>
    <item>
      <title>1.1 IP核应用之计数器</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27968</link>
      <description><![CDATA[本节导读
在第二章中提到当前FPGA的开发方式主要分为三种，分别是：原理图、Verilog HDL以及IP核。本节将了解FPGA的IP核相关知识并以计数器IP核为例学习基本IP使用的方法。
Altera IP核既包括了诸如逻辑和算术运算等简单的IP核，也包括了诸如数字信号处理器、以太网MAC ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 08:50:47 +0000</pubDate>
    </item>
    <item>
      <title>1.1 时序逻辑电路设计之计数器</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27967</link>
      <description><![CDATA[1.1 时序逻辑电路设计之计数器本节导读时序逻辑电路是指电路任何时刻的稳态输出不仅取决于当前的输入，还与前一时刻输入形成的状态有关。这跟组合逻辑电路相反，组合逻辑的输出只会跟目前的输入成一种函数关系。换句话说，时序逻辑存在储存元件来存储信息，而组合逻辑则 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 08:38:54 +0000</pubDate>
    </item>
    <item>
      <title>3.1组合逻辑电路设计之译码器</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27966</link>
      <description><![CDATA[本节导读在数字电路中可以根据电路功能的不同分为，组合逻辑电路与时序逻辑电路。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑从电路特征上看来，其特点为任意时刻的输出不仅取决于该时刻的输入，而且还和 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 08:28:22 +0000</pubDate>
    </item>
    <item>
      <title>FPGA固件存储方案</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27965</link>
      <description><![CDATA[[md]# 2.3 FPGA设计的烧写与投产

## [1.1.1  ]()[FPGA]()固件存储方案

Intel或Xilinx的FPGA芯片，使用的是基于SRAM结构的查找表，而SRAM的一大特性就是掉电数据会丢失，当使用JTAG将SRAM配置文件（.sof）配置到FPGA芯片中后，这些数据是直接存储在SRAM结构的查找表中 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 08:16:24 +0000</pubDate>
    </item>
    <item>
      <title>2.2Intel FPGA开发流程</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27964</link>
      <description><![CDATA[概述科学合理的FPGA设计流程是为了更加直观地展示一个完整的设计流程，本节以一个基础的实验——二选一选择器，来介绍完整的FPGA设计开发流程。良好的文件夹设置以及工程管理是学好FPGA设计的基础，在学习之初就应建立良好的习惯。因此首先在新建的工程文件夹下面，分别 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 08:10:10 +0000</pubDate>
    </item>
    <item>
      <title>2.1 AC620开发套件介绍</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27963</link>
      <description><![CDATA[2.1 AC620开发套件介绍
      AC620开发板是小梅哥团队结合当下FPGA在常见嵌入式应用场合的一些基本应用，设计开发的一款资源丰富，功能全面的FPGA教学实验板。基于AC620实验板，用户能够学习基本EDA设计概念、工业通信接口、仪器仪表、工业控制、多媒体处理等方面的知 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 07:46:29 +0000</pubDate>
    </item>
    <item>
      <title>1.2 Intel FPGA开发环境</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27962</link>
      <description><![CDATA[本节将介绍Altera开发软件的发展史，以及新版Quartus Prime的下载、安装以及基本使用。Quartus软件发展史随着芯片设计技术和制造工艺的发展，可以看出，无论从功能还是从规模上器件都越来越强大，与此同时其开发软件也同样发生了巨大的变化。不同的FPGA芯片供应商均会有 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 06:41:53 +0000</pubDate>
    </item>
    <item>
      <title>1.1.1 Cyclone IV E扩展资源介绍</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27961</link>
      <description><![CDATA[1.1.1 Cyclone IV E扩展资源介绍接下来我们总结Cyclone IV E在经典FPGA架构上增加的资源的用处。1.1.1.1 锁相环PLLPLL的英文全称为Phase Locked Loop，中文名叫锁相环，属于模拟电路。该电路的一个特性就是能够将输入的周期信号进行分频和倍频，并最终输出一个或多个稳 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 04:07:47 +0000</pubDate>
    </item>
    <item>
      <title>1.1 Cyclone IV E FPGA原理与应用</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=27959</link>
      <description><![CDATA[1.1.1 Cyclone IV E概述在短短的三十多年时间里，FPGA的角色已经由简单的逻辑粘合，发展到了现在的可编程片上系统。FPGA的容量翻了几千几万倍，架构复杂度也提升了好几个水平。那么，具体某一个特定系列或者特定型号的FPGA，其原理和结构是怎样的呢？作为FPGA设计开发的 ...]]></description>
      <category>文档教材学习</category>
      <author>admin</author>
      <pubDate>Thu, 13 Jun 2019 02:04:29 +0000</pubDate>
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