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    <title>芯路恒电子技术论坛 - Verilog</title>
    <link>https://fpga.cn/forum.php?mod=forumdisplay&amp;fid=95</link>
    <description>Latest 20 threads of Verilog</description>
    <copyright>Copyright(C) 芯路恒电子技术论坛</copyright>
    <generator>Discuz! Board by Comsenz Inc.</generator>
    <lastBuildDate>Mon, 25 May 2026 22:54:31 +0000</lastBuildDate>
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      <title>芯路恒电子技术论坛</title>
      <link>https://fpga.cn/</link>
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      <title>Verilog常见语法总结</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29421</link>
      <description><![CDATA[adc_fifo_uart_inst0.state == 0

功能说明
取用tb中例化的模块中的某个信号值来进行判断。注意，“.”前面的名字，一定是模块例化后的名字，不是原始名字。该语法还可以多级调用，比如


案例展示：

上述代码中，等待adc_fifo_uart模块中的state信号为0后，再执行后续 ...]]></description>
      <category>Verilog</category>
      <author>admin</author>
      <pubDate>Mon, 17 Jul 2023 08:18:53 +0000</pubDate>
    </item>
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      <title>Modelsim RTL 仿真的弊端</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=29417</link>
      <description><![CDATA[[md]```
RTL仿真中，由于对传输延时时间的模拟不够精确，对于某些信号的检测会与现实不符，下面演示会漏掉的一类信号。
```

RTL 代码功能：Clk 上升沿检测到 a==1 会使 b 翻转。

```

module my(
]]></description>
      <category>Verilog</category>
      <author>uh_5218428</author>
<enclosure url="/forum/Rst_n,

" length="a,
" type="image/jpeg" />      <pubDate>Sun, 09 Jul 2023 02:32:02 +0000</pubDate>
    </item>
    <item>
      <title>fpga 实现矩阵的转置和相乘</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28737</link>
      <description><![CDATA[[md]请问一下，使用FPGA如何实现矩阵的转置和乘法运算？
[/md]]]></description>
      <category>Verilog</category>
      <author>仝岩青</author>
      <pubDate>Thu, 17 Mar 2022 07:29:55 +0000</pubDate>
    </item>
    <item>
      <title>有关Verilog中有符号数的运算（基于Verilog2001版本）</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28682</link>
      <description><![CDATA[[md]# 有关Verilog中有符号数的运算（基于Verilog2001版本）

## 一、基本概念

在Verilog中，数字都是以2进制来表现的，无符号数直接表现为它的2进制原码，而有符号数则表现为它的2进制补码。使用补码，可以将符号位和数值域统一处理，同时，加法和减法也可以统一处理 ...]]></description>
      <category>Verilog</category>
      <author>手撕原子弹</author>
      <pubDate>Sat, 08 Jan 2022 10:52:27 +0000</pubDate>
    </item>
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      <title>if语句和case语句产生锁存器的意思是什么</title>
      <link>https://fpga.cn/forum.php?mod=viewthread&amp;tid=28662</link>
      <description><![CDATA[if语句缺少else的赋值，产生锁存器，是不就是一直输出else赋值的数值？case的情况也是如此把]]></description>
      <category>Verilog</category>
      <author>wx_k33UAV35</author>
      <pubDate>Tue, 14 Dec 2021 08:04:57 +0000</pubDate>
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