芯路恒电子技术论坛»论坛首页 › 电子模块产品› 学习提问与解答专区› Xilinx Vivado 开发板

Xilinx Vivado 开发板今日: 0|主题: 25|排名: 42

新窗全部主题最新热门热帖精华更多 \| 显示置顶		作者	回复/查看	最后发表

隐藏置顶帖【ACFL9253】4通道14位高速ADC模块产品预览资料	makabaka 2026-7-29	0962	makabaka 2026-7-29 14:41
隐藏置顶帖【产品资料】【扩展模块】【ACM7606】【ACM7606C】型 8通道16位ADC模块资料	admin 2022-1-8	946053	zy45698 2025-6-20 11:38
隐藏置顶帖【合集】小梅哥所有【FPGA开发板】【扩展模块】【开发软...	admin 2019-6-21	1250917	Taolion 2023-6-26 10:46
版块主题
按键消抖改变LED灯状态板级验证无法通过	KekeZ 2026-8-11	0466	KekeZ 2026-8-11 08:48
vitis2020 不识别 JTAG,而在Vivado2020可以下载bit流	kezhou 2026-7-21	0637	kezhou 2026-7-21 10:32
基于bx71acm7606数据采集ddr3缓存以太网发送课程问题	幽默的机器人 2026-5-28	01627	幽默的机器人 2026-5-28 16:57
ACM1030以太网代码	pcsms_mTnvqoGe 2026-4-22	11332	admin 2026-4-23 10:40
求助，MPC2517FD使用canFD通讯运行报错	这个名字有 2026-1-15	01203	这个名字有 2026-1-15 09:55
Xilinx有没有时序约束语句能够控制两个IO输出之间延迟为指定时间(比如5ns)	zhang 2025-8-12	02517	zhang 2025-8-12 10:45
求助直方图均衡化代码	23096086@ 2025-5-28	02384	23096086@ 2025-5-28 19:34
电脑识别不到Digilent USB Device设备	不加辣 2024-7-7	14289	dream24 2024-9-18 12:08
ZYNQ ADC数据采集，DDR缓存进行数据缓存，并利用网口数据上传，但是出现数据撕裂问题	dyc123 2024-9-13	13534	tb一下 2024-9-13 15:16
如何使用AXI4接口对PLL/MMCM输出时钟的频率和相位进行动态重配置	tb一下 2024-9-2	16893	tb一下 2024-9-2 14:11
axi4_to_fifo模块中读DDR3请求信号的产生条件	tb一下 2024-8-21	02702	tb一下 2024-8-21 16:24
“小梅哥控制台For ADC采集”数据采集上位机使用方法说明	ME_me 2022-12-5	320408	user111 2024-8-15 10:19
小梅哥视频中参数化设计实现模块的重用	Mashimaro 2024-7-23	02679	Mashimaro 2024-7-23 14:34
外部时钟	369258li 2024-7-6	02746	369258li 2024-7-6 09:35
请教：usb设备描述符请求失败	njimp 2023-7-9	15284	a18080367 2024-6-3 19:17
GTX高速收发器	aling 2024-1-23	03688	aling 2024-1-23 22:34
请问关于小梅哥TFT驱动的那个8色条显示案例，无论我怎么修改资料提供的程序，当下载到板子上后却还是显示的八色条	135682191A 2023-6-17	35764	tb一下 2023-6-19 17:49
vivado18.3没有旧的virtex5 系列	来鸿对去燕 2023-3-27	15362	admin 2023-3-28 10:29
串口接收程序仿真时没有数据输出	先放三技能 2022-12-12	16330	先放三技能 2022-12-12 16:19
计算频率	Holmes 2021-12-14	05254	Holmes 2021-12-14 11:23

12 / 2 页下一页

		自动登录	找回密码
密码			立即注册

Xilinx Vivado 开发板 今日: 0|主题: 25|排名: 42

快速发帖

Xilinx Vivado 开发板今日: 0|主题: 25|排名: 42