【求助】用verilog描述上拉电阻的问题

Sunshine7337

在verilog中可以描述上拉电阻吗？ 在网上查了下，pullup可以用于上拉，但是不能综合。希望大家能指教下。

admin

这个还真不知道，只知道可以通过设置使用IO的片上上拉电阻

slsqz

assign a = (~oe) ? 1'b0 : 1'b1;
是这个意思吗？

Sunshine7337

嗯  可以采用IO设置弱上拉来解决这个问题   

Sunshine7337

slsqz 发表于 2018-10-15 18:47
assign a = (~oe) ? 1'b0 : 1'b1;
是这个意思吗？

wire a;
pullup(a);
assign a = oe ? 1'b0 : 1'bz；
我也看到过这个，但是pullup是一个上拉模型，本身不可综合，它只是用来模拟PCB板上上拉电阻的功能

潘晓明

对inout进行仿真时用得到