PLL输出多路时钟时设置不成功原因分析和解决方案

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问题描述

当使用Altera的PLL输出多个时钟时，会出现配置不成功，也就是有的输出提示无法实现的情况，如下图所示：



问题原因
PLL的工作原理是对一个输入时钟信号进行倍频再分频，通过不同的分频系数得到不同的输出频率。但是，PLL的倍频范围是有限的，不可能无限高。
所以，当一个PLL要输出多路时钟时，这多路时钟的公倍数可能已经超出了PLL能够接受的倍频范围，所以导致无法输出所有期望的频率。
所以常常出现，PLL只输出一路或者两路时钟能实现的频率，再加一路输出后，就无法实现了。


解决方案

• 如果对目标频率精准度要求不那么高，可以尝试在该频率附近寻找能够输出的频率
• 如果目标频率要求很高，而其他几路输出的频率精度要求不高，可以尝试修改其他几路输出时钟的频率以给该频率创造条件。
• 另一个方法，就是再使用一个PLL。