【智多晶FPGA-040】【开发流程】运用 Vivado 综合并导出网表

磕磕碰碰 · 发表于 2022-5-11 14:06:09

由于智多晶 Hq 编译工具综合网表的效率不高，因此我们想到借助Vvado工具来综合，再用综合后的网表文件导入到 Hq 工具中编译。想要实现借助Vvado工具来综合Hpfpga的设计，Hpfpga的版本要在HqFpga-XIST V2.13.4及以上，读者可在智多晶官网下载HqFpga最新版http://www.uptops-dt.com/col.jsp?id=128

一、建立Vivado工程
通过借助Vvado工具来综合生成网表文件，需要建立Vivado工程。未安装Vivado的读者可在芯路恒官方论坛搜索获取安装包：【软件工具合集2】各种各厂家FPGA开发相关软件下载地址http://www.corecourse.cn/forum.php?mod=viewthread&tid=28768(出处: 芯路恒电子技术论坛)
新建一个工程，本实验使用PLL_led小节设计好的文件，演示运用Vivado工具来综合开发生成网表文件的流程。

器件任意选择一款 Artix-7 系列器件。

将设计Verilog 文件、以及HqFPGA生成的ip文件添加到工程里，这里我们只选择PLL和counter的部分，不加那两个testbench文件

在设计源一栏可以查看编辑添加的设计文件。

再添加 Seal5000 原语文件 seal_syn_prim.v，在工具包“\build\common\syn\verilog\XIST”下面，读者根据自己存放Hpfpga的路径进行选择。在设计源一栏可查看添加的文件，这里仅展示一部分，如下图所示。

我们也可以一次性全部加进去（一共五个文件，因为笔者将seallion的原语也加进去了）

二、设置生成edif 文件
在添加好文件后进入依次点击【Toos】->【Setting】->【Synthesis】->【-bufg】,“-bufg”设置为零。

下拉在“More Options”栏设置“-mode out_of_context”。

进行分析与综合。分析与综合完成后，在弹出的界面选择“Open Synthesized Design”。

在 Tcl Console 里输入 write_edif a.edif，随后就生成相应的网表文件 a.edif，在提示的路径下把文件拷出来。

三、把 edif 文件转为 Verilog 网表
新建一个 txt 文档，并写入如下内容，并保存为 edn.tcl。

dv.setup seal sa5z-30-d1-8u213

edif.read a.edif

nl.write a.v -eqn

再新建一个 txt 文档，写入 A:\app\hq_2.13.4_050422_win64\build\win_x64\bin\hqfpga.exe -cmd edn.tcl并保存文件为 hq.cmd。
hqfpga.exe 等文件的路径为读者设置的路径，需填写准确。为保险还需将上面几个刚生成的文件全部转移到同一个路径下

双击运行 hq.cmd，生成 Verilog 网表文件 a.v并修改为工程命名PLL_led.v。

网表文件只由原语构成，可以用于综合布线以及 Modelsim 仿真。

四、运用Vivado生成的网表文件在Hpfpga进行编译
我们新建一个PLL_led的Hqfpga工程，添加生成的PLL_LED.v网表文件到工程中

打开设计管理，在设计文件中可以看到，PLL_LED.v网表文件添加成功。

我们只添加了PLL_LED.v网表文件，但在设计层级界面可以清晰展示我们设计的工程层级及模块。

也可以添加PLL_LED.v网表文件建立仿真工程，在Modelsim中添加测试文件和PLL_led.v网表文件并生成仿真配置。

在添加PLL_LED.v网表文件后，整个设计也就被添加到仿真工程中，可对不同模块进行仿真波形设置。

回到Hpfpga工程，进行物理约束，分配好管脚。

XiST SA5Z-30-D1-8U213C H2143AA 211014-01 所对应管脚，注意将io电流改为3.3v

XiST SA5Z-30-D1-8U213C H2239AA 220919-04 所对应引脚

点击主页全部运行编译，编译完成，下载程序到开发板进行功能验证。

Vivado对简单verilog的综合案例源码

XIST_PLL_LED.zip (527.64 KB, 下载次数: 3099)

PLL_led_vivado.zip (76.38 KB, 下载次数: 2508)

Vivado对较复杂verilog的综合案例源码

AD7606_uart_Vivado_to_Xist.zip (147.59 KB, 下载次数: 2702)

AD7606_uart_vivado.zip (233.51 KB, 下载次数: 2773)

Vivado对VHDL设计+Verilog混合语言设计案例的综合源码

Vhdl_led_vivado.zip (37.54 KB, 下载次数: 2345)

Vhdl_led_xist_veilog.zip (76.89 KB, 下载次数: 2511)

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