为啥FPGA实现RGMII的接收时候，明明PHY输出的就是中心对齐的，还要在内部用MMCM/pll调节时钟相位

admin

PHY只保证在FPGA管脚处，数据和时钟是中心对齐的。
但在FPGA里，这个时钟不会直接在IO处用来采样，而是必须进入全局时钟树，再去驱动MAC或用户逻辑。

这样一来：

• 时钟路径：Pad → IBUF → BUFG → 内部逻辑
• 数据路径：Pad → IOB → 内部逻辑
  

两条路径结构不同，会产生不同延迟。

所以即使在管脚处是完美中心对齐，
到了FPGA内部真正采样的位置，这种对齐关系已经被改变了。

因此需要通过PLL/MMCM或IODELAY，把内部采样点重新对齐到数据眼中心。

这就是为什么FPGA需要调相位，而像RK3588这种带硬核RGMII接口的芯片不需要——因为它内部已经把这套延迟和采样关系做成了闭环匹配。

admin

相位问题是因为这个时钟输入进来不是直接到IO驱动DDIO接收数据，而是先上全局时钟树，再走到DDIO，会引入FPGA 内部延迟 ，有这个内部延迟的存在，原本中心对齐的时钟和数据，反而不再是中心对齐了，这个和那种arm专门的芯片，比如rk3588的纯硬核rgmii接口还是不一样的