面临需要修改PLL输出时钟的情况

hao520

在verilog设计中，我们常常会面临需要修改PLL输出时钟的情况，一旦进行修改，便需要重新编译等待较长时间。而clock wizard核是支持动态重配置的，因此，只需结合xilinx提供的JTAG to AXI Master核，便能够使用JTAG，通过AXI4接口去动态重配置clock wizard，进而实现无需编译，就能修改PLL输出时钟。