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解决跑不出schematic问题

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新手入门

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发表于 2026-7-16 16:51:34 | 显示全部楼层 |阅读模式
module count(
    clk,
     rst_n,
     led
);
input clk;
    input  rst_n;
    output reg led;
reg [24:0] cnt;
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        cnt <=0;
    else if(cnt==25000000) cnt<=0;
      else  cnt <= cnt + 1'b1;
end
always @(posedge clk or negedge rst_n) begin
    if (!rst_n)
        led <= 1'b0;
    else if (cnt == 25000000)
        led <= ~led;else led<=led;
end
endmodule用这个代码作为design sources进行open elaborated design时,schematic没有任何东西,还有一个design count has an empty top module 的警告代码有问题吗如何解决已经设置为顶层,小梅哥如何解决
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