关于USB3.0赛普拉斯方案的Bug

陈本布衣

基于该芯片开发自己的应用的时候，发现这样一个问题。

有一个场景，需要下位机发送一个32Bytes的短包给上位机，发送短包的时序应该是，FPGA可控制仅通过激活PKTEND#，并且激活 SLWR#来传输一个短包（short package）。此处会有一个现象产生是，上位机会丢数，丢掉一个word字（即前32bit数据），然后收到数据的总数为28字节。这种现象是随机出现的，也就是同一个verilog程序，编译10次，出现的结果是不同的，有时是完全正常，有时则出现上述现象。目前我的程序中，将FPGA提供给cyusb3014的芯片的随路时钟相位差由180°调整为270°，则该现象暂时没有出现。

想请教一下各位大佬，这个现象是因为不满足cyusb3014要求的时序参数嘛？还是因为PCB的等长问题？我调整那个输出时钟的是不是正解？还有什么好的办法？我该怎么去定位这个问题，有什么好的建议？（其他的长包的收发都是正常的）