实验32_Sdram_Control控制器模块仿真从0行8列开始读写数据

voiue

因为SDRAM上电后初始化刷新到后面的写请求操作会有一定的时间，而sdram_control_tb里面的地址增加是根据突发长度（SC_BL）来递增的，这里设置的长度为8，所以每次递增的是8如图，


这里是因为利用  @(posedge sdram_control.sdram_init.Init_done) #2000;  这个来对齐的，在这里将  #2000;  改为 #2001;  错开时钟沿对齐就ok了
修改后，仿真的结果就是从0行0列开始读写了，如图